很多朋友对一位全加器逻辑电路图，一位全加器还不了解，今天小绿就为大家解答一下。
是什么一位全加器，及其原理？什么加法器是可以计算低阶进位的二进制加法电路一位全加器由两个半加法器组成，其电路原理如图4-2所示一位全加器(FA)的逻辑表达式为：S=A B Cinco=AB+。s为sum，Co为进位输出；如果要实现多位加法，可以级联，也就是串联使用；比如32位和32位需要32个全加器；这种级联是速度缓慢的串行结构。如果想快速并行加法，可以使用进位加法，在进位加法之前查阅相关资料。如果用A和B的组合函数Xi和Y(受S0 … S3控制)代替全加器的输入，然后用全加器把X，Y和数字完全相加，就是ALU的逻辑结构。即x=f (a，b) y=f (a，b)。通过不同的控制参数可以得到不同的组合函数，从而实现各种算术运算和逻辑运算。表2-1真值表一位全加器加10011加2 010101 1 Carry _ out 0000111 Sum 011010 01一、实验目的1 .熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握使用层次结构描述方法设计电路。二。实验原理及说明根据数字电路知识，一位全加器可以由两个一位半加法器和一个或门组成，其原理图如图1所示。本设计采用层次结构描述方法。首先，设计了半加法器电路，并封装成半加法器模块。然后在顶层调用半加法器模块，形成全加器电路；最后编译全加器电路并下载到实验箱，其中a、b、cin信号可以通过实验箱上的按键1、按键2、按键3输入，s、co信号通过D1、D2 led显示。图1.1全加器III的原理图。实验步骤1。建立一个全加器方案。在QUARTUSII软件下创建一个项目。项目名称为full_adder，芯片名称为EP 1C3T144。选择FPGA目标器件，根据DE2的平台情况选择cyclone II系列的EP2C35F672C6。注意不要将项目路径放在安装路径中。2.设计half_adder的VHDL模块，新建一个VHDL语言文件，输入以下半加法器VHDL语言源程序，保存为half _ adder.vhd图书馆IEEE使用IEEE。STD _ LOGIC _ 1164.all实体half_adder是端口(a:在STD_LOGIC中；b:在STD_LOGIC中；s:out STD _ LOGIC；co:out STD _ LOGIC)；end half _加法器；半加法器的结构半加法器是signal c，d:STD _ logic；begin c=a或b；d=a与b；co=不是d；s=c和d；end half _加法器；3.验证half_adder.vhd是否正确。一般先进行功能仿真，再进行时序仿真。对于模拟，首先编辑测试文件。在本实验中，由于系统简单，通过编辑输入信号的输入波形得到激励文件。4.执行功能模拟。(1)设置仿真器进行功能仿真：assignments-setting，选择simulation setting，在仿真模式下选择functional，在对话框的仿真输入中选择half_adder.vwf，指定的激励文件从加工-生成功能仿真网表中获取，功能仿真的网表文件从加工-开始仿真中获取。(2)设置仿真器进行时序仿真：改变仿真器的设置，赋值—设置选择仿真器设置，改变仿真模式，选择定时。处理-开始编译编译设计，处理-开始仿真获得时序仿真波形。5.包装。6.用file-new编辑全加器的原理图，打开原理图文件，另存为full_adder.bdf调用原理图中的半加法器和-或门模块，如图1.1所示连接电路，完成后保存full_adder。7.完整编译设计。如有错误，请按照错误提示进行修改。设计完全通过处理-开始编译来编译。编辑波形文件以模拟全加器模块的功能和时序。8.锁销。下载实验采用模式5。锁销对照表如下：信号键1，键2，3D1D2销号1231132执行赋值-销。设置好之后，下载。下载：以JATG模式下载。通过键1、键2和键3的输入，观察D1和D2的点亮情况，验证全加器的逻辑功能。
(此时电脑和下载线都要连接到实验箱上，每次连接都要先关闭电源。)四。思考问题1。为什么实验步骤3中半加法器保存为half_adder，可以保存为full_adder吗？答：不能保存为full_adder，因为在VHDL语言中，要求程序名与实体名一致，否则会出错；而且这个程序是生成半加法器模块的程序，统一命名的模块理解起来容易很多。2.电路的功能仿真和时序仿真有什么区别？答：功能仿真是将合成的VHDL网表文件发送到VHDL模拟器进行仿真。此时仿真只是对VHDL描述的逻辑功能进行测试和仿真，从而了解实现的功能是否满足原设计的要求，仿真过程不涉及具体的器件特性，比如延迟特性。时序仿真是将路由器/适配器生成的VHDL网表文件发送给VHDL仿真器的仿真。仿真考虑了器件特性，因此可以获得准确的时序仿真结果。3.为什么要pin锁？答：管脚锁定是对硬件的测试，即在FPGA/CPLD和系统设计的直接应用中，是将下载的文件下载到芯片后，对系统设计的功能进行测试的过程。4.用层次结构法描述电路有什么好处？答：可以大大降低设计成本，缩短设计周期；大大简化了设计文件的管理；提高大型系统电子设计的自动化程度；设计师有完全的自主权，不用担心被别人控制；良好的可移植性和可测试性，为系统开发提供了可靠的保障；所有设计环节都可以纳入统一的自顶向下的设计方案；系统板设计完成后，硬件系统仍然可以通过计算机进行完整的测试。
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